Beschreibung
Bei der Kompilierung eines Stratix IV DDR3 UniPHY-Designs in der Quartus® II Software erhalten Sie möglicherweise Zeitverstöße zwischen dem Kerntakt (afi_clk der CLK[0] Ausgabe des PLL) und dem Leveling-Takt (memphy_leveling_clk was CLK[2] Ausgabe des PLL ist).
Die Verletzungen der Haltezeit werden durch Beeinträchtigungen zwischen der Kern-Taktfrequenz, die sich auf einer dualen regionalen Taktressource befindet, und der Leveling-Taktfrequenz, die sich auf einer globalen Taktressource befindet, verursacht.
Lösung
Um dieses Problem zu umgehen, weisen Sie das memphy_leveling_clk Taktsignal einer zwei regionalen Ressource zu.