Artikel-ID: 000085211 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.01.2015

Gibt es Richtlinien für den Parallel-Flash-zu-Cyclone-III-Anschluss auf der Active Parallel (AP)-Schnittstelle?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

     

     

     

     

     

     

    Für die Konfiguration der Einzel- und Multi-Device-AP sollten die Länge der Leiterbahn des Mainboards und das Laden zwischen dem unterstützten Parallel-Flash- und Cyclone® III-Gerät diesen Empfehlungen in Tabelle 1 folgen. Diese Empfehlungen gelten auch für die AP-Konfiguration mit mehreren Bus-Master-PCs.

     

    Tabelle 1: Maximale Verfolgungslänge und Das Laden für die AP-Konfiguration

    Cyclone III

    AP-Pins

    Maximale Leiterbahnlänge der Platine von Cyclone III Gerät zu Flash-Gerät

    (Zoll)

    Maximale Mainboard-Last

    (pF)

    DCLK

    6

    15

    DATEN[15..0]

    6

    30

    PADD[23..0]

    6

    30

    nRESET

    6

    30

    Flash_nCE

    6

    30

    Noe

    6

    30

    NAVD

    6

    30

    NWE

    6

    30

    RDY

    6

    30

     

    Für die Master-Schnittstelle für mehrere Bus lesen Sie Abbildung 1 für das empfohlene Routing, um das Problem der Signalintegrität zu minimieren.

     

    Figure 1

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Cyclone® III FPGAs

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