Artikel-ID: 000085210 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum erhalte ich einen Fehler am Stratix III FPGA Development Kit, wenn ich versuche, die Design-Sicherheitsfunktion zu verwenden?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung Möglicherweise sehen Sie die rote "Fehler"-LED-Beleuchtung und die "CFG_DONE" LED leuchtet auf dem Stratix® III FPGA Development Kit nicht auf, wenn Sie versuchen, die Design Security-Funktion zu verwenden, da bei der Verwendung von Design Security eine andere MSEL0-Stifteinstellung vorhanden ist. Für dieses spezielle Mainboard gibt es den Jumper J13 für MSEL0, der geöffnet bleiben muss, damit MSEL0 zum VCC gezogen werden kann. Da das Konfigurationsschema für dieses Mainboard bei Verwendung von Design Security Fast Passive Parallel (FPP) sein wird, das ein MAX® II Gerät und einen 512 MB Flash verwendet, benötigen Sie eine MSEL[2:0] Pin-Einstellung von 001. Wenn Sie design security nicht verwenden, werden die MSEL[2:0] Pins auf 000 gesetzt.

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Stratix® III FPGAs

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