Aufgrund eines Problems in der Quartus® II Softwareversion 11.1 SP2 und früher kann der derive_pll_clocks Befehl im TimeQuest Timing Analyzer Taktfrequenzen mit falschen Frequenzen für bestimmte PLL-Konfigurationen generieren. Dieses Problem betrifft Designs, die auf Arria® V-, Cyclone® V- und Stratix® V-Geräte ausgerichtet sind.
Wenn der derive_pll_clocks Befehl mit der -create_base_clocks Option verwendet wird, kann die Eingangs-Taktfrequenz die halbe korrekte Frequenz sein. Wenn der Eingangstakt vom Benutzer definiert wurde, können die PLL-Ausgabetakte doppelt so hoch sein wie die korrekte Frequenz.
Dieses Problem betrifft nur die Zeitablaufanalyse. Die auf dem Gerät implementierte PLL hat die richtigen Multiplikations- oder Divisionsfaktoren.
Wenn bei Ihrer PLL-Implementierung das beschriebene Problem auftritt, beschränken Sie Ihre PLL-Takte manuell. Ersetzen Sie den derive_pll_clocks Befehl durch create_clock und create_generated_clock Befehle.
Dieses Problem wurde ab der Quartus II Softwareversion 12.0 behoben.