Artikel-ID: 000085161 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 12.10.2011

Alle zentralen PLL-Komponenten von oben oder unten in Stratix V ES-Geräten, bei denen der Referenz-Takt von einem Taktnetz gespeist wird, sollten nicht schneller als 400 MHz gespeist werden.

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Alle zentralen PLL-Komponenten oben oder unten in Stratix V ES-Geräten, die hat seinen Referenz-Takt, der von einem Taktnetz gespeist wird, sollte nicht gespeist werden ein Takt schneller als 400 MHz.

    Lösung

    Füttern Sie den Referenztakt nach Möglichkeit direkt von einer Pins oder platzieren Sie die PLL manuell auf der linken oder rechten Seite.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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