Artikel-ID: 000085150 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 27.08.2013

Fehler: Enable0 Eingangsport des SERDES-Empfängers oder Senderatoms "rx_0" muss von einem Taktausgangsanschluss der schnellen PLL angetrieben werden

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die ALTLVDS_RX-Megafunktion in der Quartus® II Software version 10.0 SP1 setzt die rx_enable Pin fälschlicherweise auf std_logic_vector (0 downto 0) im externen PLL-Modus. Die Korrectation sollte std_logic sein.

Lösung

Für die Quartus II Software Version 10.0 SP1 steht ein Patch zur Lösung dieses Problems zur Verfügung. Laden Sie Patch 1.114 über den entsprechenden Link unten herunter und installieren Sie es.

Dieses Problem wurde in der Quartus II Software Version 10.1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Stratix® IV GX
เอฟพีจีเอ Stratix® IV GT
Stratix® III FPGAs

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