In der Quartus® II Softwareversion 6.1 und 7.0 können Sie den ALT2GXB Megawi nur® im BASIC-Modus (mit deserializer Blockbreite auf doppelter Breite) nicht mit Datenraten in den unten genannten Konfigurationen 2,5 Gbit/s-3,125 Gbit/s und 2 Gbit/s-3.125 Gbit/s konfigurieren.
Konfiguration1: PLD-Schnittstellenbreite = 16, 8B/10B und Rate-Matcher werden verwendet.
Konfiguration2: PLD-Schnittstellenbreite = 16, kein 8b/10b, kein Matcher und kein Byte-Bestellblock.
Der Grund für diese Datenratenbeschränkung ist, dass in Version 6.1 die ALT2GXB Megawi decod eine maximale Datenrate von 5 Gbit/s und 4 Gbit/s für Konfiguration 1 bzw. Konfiguration 2 zulässt. Wenn Sie die Option "/2" im "Data Rate Division Factor" (im "Allgemeinen" Bildschirm des ALT2GXB Megawi asciid) verwenden, können Sie die effektive Datenrate von bis zu 2,5 Gbit/s für Configuration1 und 2 Gbit/s für Konfiguration2 erreichen.
Diese Einschränkung ist ab Version 7.1 der Quartus II Software festgelegt.
Um den Transceiver also in den oben genannten Konfigurationen mit einer Datenrate von bis zu 3,125 Gbit/s auszuführen, verwenden Sie Megawigabe mit der zulässigen Datenrate und ändern dann die folgenden Parameter in den ausgabebasierten .v/.vhd-Dateien, die vom ALT2GXB Megawi hierzu generiert werden, manuell.
cmu_pll_inclock_period
rx_cru_inclock_period
rx_data_rate
tx_data_rate
Das nachstehende Beispiel zeigt die erforderliche Änderung, um die effektive Datenrate von 3 Gbit/s für Konfiguration1 zu erhalten, für eine Verilog-Datei, die vom ALT2GXB Megawifile generiert wird.
Schritt 1: Stellen Sie die Alt2GXB Megawidatei in Konfiguration1 ein. Setzen Sie die Referenztakt-Eingangsfrequenz auf 125 MHz. Setzen Sie die Datenrate auf 5 Gbit/s. Setzen Sie den "Data Rate Division Factor" auf 2. Gemäß dieser Einstellung läuft der Transceiver mit 2,5 Gbit/s.
Die generierte .v hat die folgenden Parameterwerte.
alt2gxb_component.cmu_pll_inclock_period = 8000
alt2gxb_component.rx_rx_inclock_period =8000
alt2gxb_component.rx_data_rate = 5000
alt2gxb.component.tx_data_rate = 5000
Schritt 2: Bearbeiten Sie die oben beschriebene .v-Datei. Sie haben in Schritt 1 1 125 MHz (5 Gbit/s = 125*40) verwendet. Um die maximale Datenrate von 6 Gbit/s zu erhalten, sollten Sie die Referenztaktfrequenz der Eingabe auf 150 MHz (150*40 = 6 Gbit/s) ändern. Da Sie den "Data Rate Division Factor" von 2 in Schritt 1 verwendet haben, erhalten Sie die effektive Datenrate von 3 Gbit/s. Die folgenden Änderungen sind in der .v-Datei erforderlich.
alt2gxb_component.cmu_pll_inclock_period = 6667
alt2gxb_component.rx_rx_inclock_period =6667
alt2gxb_component.rx_data_rate = 6000
alt2gxb.component.tx_data_rate = 6000
--Für Functional Verilog RTL Simulation in Drittanbieter-Tools ändern Sie die folgenden Parameter in der .vo-Datei.
nliOl.inclk1_period
nliOl.inclk2_period
nlilO.cruclk0_period
nlilO.cruclk1_period
nlilO.cruclk2_period
Ändern Sie für dieses Beispiel die Werte für die oben genannten Parameter auf 6667 (um den 150-MHz-Referenztakt der Eingabe widerzuspiegeln).