Artikel-ID: 000085135 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.09.2015

Warum sehe ich bei Verwendung des UniPHY-basierten Hard-Memory-Controllers Timing-Verstöße zwischen den Ports auf dem MPFE-Block?

Umgebung

  • Intel® Quartus® II Software
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Möglicherweise treten Timing-Verstöße zwischen den Ports des MPFE-Blocks mit unterschiedlichen Taktfrequenzen auf, da die Quartus®II-Software diese Timing-Pfade nicht automatisch unterbricht.

    Lösung

    Es gibt keine Pfade zwischen den MPFE-Ports im UniPHY-basierten Hard-Memory-Controller. Die fehlerhaften Pfade können entweder mit dem Befehl set_clock_groups oder set_false_path SDC sicher abgeschnitten werden. Weitere Informationen zu den SDC-Befehlen finden Sie im Dokument Quartus® II TimeQuest Timing Analyzer (.PDF).

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 10 Produkte

    เอฟพีจีเอ Arria® V GT
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Cyclone® V E
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