Artikel-ID: 000085107 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum wird avl_ready nach einer Lese- oder Schreibanfrage de-assertiert?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie den DDR3 UniPHY-Quartalsratencontroller verwenden, können Sie feststellen, dass avl_ready sofort nach einer Lese- oder Schreibanforderung niedrig wird. Dies führt zu schlechter Lese- und Schreibeffizienz durch den Controller.

    Es gibt ein bekanntes Problem mit dem Quarter Rate Controller, bei dem er avl_ready nach einem Burst-Befehl mit einer Burst-Größe von mehr als einem deklassiert wird. Der Controller de-assertiert avl_ready für einen Zyklus, der die Avalon-Befehlswarteschlange blockiert.

    Auflösung

    Die Problemumgehung besteht darin, eine Burst-Größe von einer zu verwenden, um maximale Effizienz zu erzielen, oder eine größere Burst-Größe, wie 32 oder 64, zu verwenden, um die Auswirkungen des Einen-Zyklus-Stalls zu minimieren.

    Dieses Problem wird in einer zukünftigen Version der Quartus® II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 8 Produkte

    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V E
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® IV E
    Stratix® III FPGAs

    Disclaimer/Rechtliche Hinweise

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