IP-Compiler für PCI Express kann auf einigen Geräten die Datenrate der 2. Generation nicht erreichen

Automatische Absprache mit der Gen-2-Datenrate kann bei einigen Geräten ausfallen. Wenn dieser Fehler auftritt, ist der IP-Compiler für PCI Express nicht möglich um auf die Gen-2-Datenrate umzuschalten.

Alle IP-Compiler für PCI Express Gen 2 Varianten, die das Ziel haben ein Arria II GZ, Stratix IV GT oder Stratix IV GX Gerät.

Es besteht keine Problemumgehung für Varianten mit konfigurierten Transceivern zur Verwendung des ATX PLL. Sie müssen die Transceiver so konfigurieren, dass sie CMU PLL.

Damit der IP-Kern die Gen-2-Datenrate nicht übertrumpfen kann, generieren Sie eine Konfiguration, die die CMU PLL verwendet. In Versionen 10.0 und 10.1, aber nicht in Version 11.0 oder 11.1, müssen Sie dann folgen diese Schritte:

1. Nachdem Sie den PCI Express-Compiler generiert haben Varianten und bevor Sie das Projekt kompilieren, ändern Sie das Verzeichnis zum Standort der Transceiver-Megafunktionsinstanz. Das Verzeichnis enthält eine <Variation>_serdes.v oder <variation>_serdes.vhd-Datei , je nach HDL.
2. Je nach Transceiver-Megafunktionsinstanz HDL, Führen Sie einen dieser Schritte durch:
3. Wenn Ihre Transceiver-Megafunktionsinstanz generiert wird Geben Sie in Verilog HDL den folgenden Befehl ein:

• Wenn Ihre Transceiver-Megafunktionsinstanz generiert wird Geben Sie in VHDL den folgenden Befehl ein:

Dieses Problem wird in einer zukünftigen Version des IP-Compilers behoben für PCI-Express.