Artikel-ID: 000085064 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.10.2013

Was ist die zyklische Redundanzüberprüfungs-Berechnungszeitformel (CRC) für verschiedene Werte von n (wobei n die Anzahl des Divisors ist)?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die Handbücher für geräte Cyclone® III, Cyclone IV, Cyclone V, Arria® II, Arria V, Stratix® IV und Stratix V zeigen die maximale und mindeste CRC-Berechnungszeit an. Die maximalen und mindesten CRC-Berechnungszeitangaben finden Sie im Kapitel zur Risikominderung von Einzelereignisverstimmung (Single Event Upset, SEU) im Handbuch der jeweiligen Gerätefamilie.

Die maximale und minimale Zeit wird basierend auf einem Mindestdivisor und einer maximalen Divisor-Einstellung sowie der Prozess-, Spannungs- und Temperaturveränderung (PVT) der internen Wärmeleitpaste berechnet.

Die verfügbaren Divisor-Einstellungen sind:

1. Arria II- und Stratix IV-Geräte: 1, 2, 3, 4, 5, 6, 7, 8
2. Cyclone III-, Cyclone-IV-, Cyclone-V-, Arria-V- und Stratix-V-Geräte: 0, 1, 2, 3, 4, 5, 6, 7, 8

Wenn Sie den Divisor zwischen Minimum und Maximum setzen, können Sie die CRC-Berechnungszeit basierend auf der in der Problemumgehung unten angegebenen Formel berechnen.

Lösung

Für Arria II und Stratix IV Geräte:
Maximale Zeit (n) = 2^(n-8) * Maximale Zeit
Mindestzeit (n) = 2^(n-1) * Mindestzeit

Für Geräte Cyclone III, Cyclone IV, Cyclone V, Arria V und Stratix V:
Maximale Zeit (n) = 2^(n-8) * Maximale Zeit
Mindestzeit (n) = 2^n * Mindestzeit

Zugehörige Produkte

Dieser Artikel bezieht sich auf 19 Produkte

เอฟพีจีเอ Arria® II GX
เอฟพีจีเอ Cyclone® V E
Cyclone® V ST SoC-FPGA
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Arria® V GX
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Cyclone® III FPGAs
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