Wenn im Sender-Datenstrom keine Steuerungszeichen verfügbar sind, ist beim Einrichten eines LVDS-Empfängers in Cyclone® III Geräten die folgende Option verfügbar.
Wenn der Referenztakt der Datenrate-/Deserialisierungsfaktor (ein ansteigender Rand pro seriellem Wort) ist, ist die Wortgrenze deterministisch. Wenn Ihr System beispielsweise 800 Mbit/s x8 SERDES-Daten enthält und der empfangene Takt 100 MHz beträgt, erhalten Sie für jeden ansteigenden Rand des Referenztakts ein 8-Bit serielles Wort. Mithilfe der Timing-Simulation können Sie die Standard-Bitposition im Wort bestimmen, die diese Schnittstelle beim Hochfahren der Schnittstelle hat, oder nach dem Anwenden von "Areset" auf das PLL.
Wenn der Referenztakt bei der Konfiguration des Geräts nicht stabil ist, können die PLL-Phasenverlagerungen beliebig sein, was zu zufälliger Wortausrichtung führen kann. Setzen Sie die PLL zurück, um wieder an eine deterministische Position zu gelangen. Der beste Leitfaden für kostenlose Ausführung von Daten ist die Verwendung einer Taktfrequenz, die Ihnen die deterministische Beziehung zur Wortausrichtung bietet.Mithilfe von Timing-Simulationen oder Labormessungen können Sie feststellen, wie viele Bit-Slip-Impulse auf den Datenausrichtungskreis angewendet werden müssen, um die Worte richtig anzugleichen. Erstellen Sie dann eine einfache Zustandsmaschine, um diese Bit-Slip-Impulse zu implementieren, nachdem die PLL-Sperre bestätigt und stabil ist, unabhängig davon, ob sie nach dem Standby-Reset oder beim Hochfahren des Geräts im Benutzermodus ist.