Artikel-ID: 000084984 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.07.2016

Falsche Portrichtung für SerialLite II IP-Kerne für Arria® V, Cyclone® V und Stratix® V Geräte

Umgebung

    Intel® Quartus® Prime Standard Edition
    SerialLite II v18.1
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Der SerialLite II IP-Kern legt die Richtung für den err_rr_8berrdet-Port fälschlicherweise als Ausgangsport fest. Dieses Problem betrifft Arria®-V-, Cyclone®-V- und Stratix®-V-Geräte.

Lösung

Um dieses Problem zu umgehen, ändern Sie die Richtung des err_rr_8berrdet-Ports zum Eingang und verbinden den Port mit demR- x_errdetect-Ausgangsport des benutzerdefinierten PHY-Transceivers .

Dieses Problem wurde in Version 18.1 des SerialLite II IP-Kerns behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 8 Produkte

เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Arria® V GX
Arria® V ST SoC-FPGA
Arria® V SX SoC-FPGA
Cyclone® V FPGAs und SoC FPGAs
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Stratix® V GX

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