Kritisches Problem
Das rx_align_clr Signal setzt den RX FIFO-Puffer zurück, und das Signal verfügt sowohl über einen synchronen Pfad zur Lese-Takt-Domäne als auch einen Pfad zur Schreib-Takt-Domäne des FIFO-Puffers.
Für die Stratix V, Arria V GZ und Arria 10 Geräte erkennt die Zurücksetzungs-Engine den Pfad zur Schreib-Takt-Domain nicht und setzt das Logik-Timing zurück und verbessert es. Dies kann zu einem nicht registrierten kombinatorischen Signal führen, das direkt mit der Synchronisierungsvorgang in der Write-Clock-Domain, der dazu führt, dass der RX FIFO-Puffer geleert wird, was zu Datenspeicherung führt.
Dieses Problem kann auftreten, wenn die Kompilierungsoption register retiming für die folgenden Schnittstellen aktiviert ist:
- Transceiver Native PHY (mit aktiviertem 10 G PCS und RX_FIFO Modus auf Interlaken eingestellt)
- 50 G Interlaken
- 100 G Interlaken
- Interlaken-PHY
- SerialLite III Streaming
Aktivieren Sie die Register-Retiming für Stratix V, Arria V GZ oder Arria 10 Geräte nicht.
Für die Quartus II Softwareversionen 11.0 bis 14.0 aktivieren Sie die Register-Retiming unter Zuweisungen > Einstellungen > Kompilierungsprozesseinstellungen > Leistungsoptimierung (physikalische Synthese) > Ausführen Registerrücksenden
Für die Quartus II Softwareversionen 14.1 und neuer aktivieren Sie die Registrierungs-Retiming unter Zuweisungen > Einstellungen > Compiler-Einstellungen > Advance Settings (Perform Register Retiming) > für Leistung.