Die EDCRC-Schaltkreise Fmax für Cyclone® V-Geräte unterscheiden sich je nach Dichte. Daher muss der geeignete Mindest-Taktteilerwert eingestellt werden, um diese Differenz auszugleichen. EDCRC kann ausfallen, wenn der verwendete Divisorwert niedriger als der Mindestwert ist.
Betroffene Geräte:
Cyclone-V-FPGA
| Geräte-Variante | Programmcode | Mindestuhr-Divisor |
|---|---|---|
| Nicht-SoC | A5, C4, C5, D5 | 2 |
| Soc | A2, A4, C2, C4 | 2 |
| Nicht-SoC | C3 | 4 |
| Nicht-SoC | A2, A4 | 2 |
| SoC und Nicht-SoC | Andere | 1 |
Für Quartus® Prime Softwareversionen 16.0.2 und früher:
Wählen Sie den richtigen Mindest-Taktteiler, um sicherzustellen, dass das EDCRC korrekt funktioniert. Es wird keine Auswirkungen auf Geräte geben, die im Feld eingesetzt wurden, wenn das EDCRC weitergibt.
Für Quartus Prime Versionen neuer als 16.0.2:
Die Quartus Prime Software erkennt automatisch einen ungültigen Teilerwert, ändert ihn in einen gültigen Wert und stellt dem Benutzer eine Warnmeldung zur Verfügung. Zum Beispiel, wenn Sie ein 5CEF verwendenA2F31C7N und 1 werden als mindesten Taktteilerwert ausgewählt. Die folgende Warnmeldung wird während der Kompilierung angezeigt:
"CRC in Echtzeit ERROR_CHECK_FREQUENCY_DIVISOR VALUE(2) im Design stimmt nicht mit dem Wert (1) in der Datei mit den Quartus Prime Settings überein"