Beschreibung
Sie müssen möglicherweise eine Logikzellen für das Routing oder die Reduzierung des Lüfters eines Signals einfügen. Der Fluss ist:
- Instanciate eine Logikzellenkomponente in Ihrem Hardware Description Language (HDL) Quellcode.
- Fügen Sie die Synopsys-Direktive
set_dont_touchzum Namen der Logikzelleninstanz hinzu. - Fügen Sie die MAX PLUS II Software-Logikzuweisung
STYLE=WYSIWYGin dieser Logikzellen hinzu.
Das nachstehende Beispiel (ilf.vhd und ilc.scr) beschreibt, wie Sie Logikzellen zwischen einem XOR Gate und einem Flip-Flop einfügen können. Synopsys (Design Compiler oder FPGA Compiler) verarbeiten ilc.vhd und ilc.scr , um eine MAX PLUS II EDIF-Datei zu generieren. Diese EDIF-Datei enthält die LCELL-Instanciation und die STYLE=WYSIWYG Logikzuweisung.
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--- Insert an LCELL
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--- ilc.vhd
---
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY ilc IS
PORT( dina, dinb, clk : IN STD_LOGIC;
dout : OUT STD_LOGIC);
END ilc;
ARCHITECTURE a OF ilc IS
signal foo_in,foo_out : std_logic;
COMPONENT LCELL PORT ( a_in : IN STD_LOGIC;
a_out: OUT STD_LOGIC);
END COMPONENT;
BEGIN
U0 : LCELL port map (foo_in,foo_out);
foo_in <= dina XOR dinb ;
flip_flop: PROCESS(clk)
BEGIN
IF clk'event and (clk = '1')
THEN dout <= foo_out;
END IF ;
END PROCESS ;
END a;
---
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/**********************************************************/
/* ilc.scr */
/* Synopsys script for design compiler or FPGA compiler */
/* */
read -f vhdl ilc.vhd
set_dont_touch find(cell,{U0}) true
set_attribute find(cell,{"U0"}) "LOGIC_OPTION" -type string "STYLE=WYSIWYG"
compile
write -f edif -hier -o ilc.edf