Artikel-ID: 000084887 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum haben meine abgeleiteten Speicher unerwartetes Leseverhalten während des Schreibens, wenn sie in Logikzellen implementiert werden?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II SoftwareVersion 11.1 und neuer können Speicher, die aus HDL-Code abgeleitet wurden, ein falsches Lese-während-Schreib-Verhalten haben, wenn sie aus dem RAM in Logikzellen konvertiert wurden. Speicher können konvertiert werden, wenn die Option "Auto RAM to Logic Cell Conversion " aktiviert ist.

    Lösung

    Um dieses Problem zu vermeiden, deaktivieren Sie die Option "Auto RAM to Logic Cell Conversion ".

    Abgeleitete RAMs können weiterhin in Logikzellen implementiert werden, indem sie das ramstyle Syntheseattribut auf logicsetzen.

    Weitere Einzelheiten über das ramstyle Attribut finden Sie im Kapitel integrierte Synthese von Quartus II im Quartus II Handbuch.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 29 Produkte

    เอฟพีจีเอ Cyclone® V GT
    Cyclone® III FPGAs
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® IV GX
    เอฟพีจีเอ Cyclone® II
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® II GX
    Stratix® II FPGAs
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Stratix® IV GX
    Stratix® III FPGAs
    เอฟพีจีเอ Arria® II GX
    เอฟพีจีเอ Arria® II GZ
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Stratix® FPGAs
    Stratix® GX FPGA
    เอฟพีจีเอ Arria® GX
    Cyclone® V SX SoC-FPGA
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Cyclone® IV E
    Arria® V SX SoC-FPGA
    Arria® V ST SoC-FPGA
    Cyclone® FPGAs
    เอฟพีจีเอ Cyclone® III LS
    เอฟพีจีเอ Stratix® IV E

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