Artikel-ID: 000084884 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 11.09.2012

Kritische Warnung: Pin mem_clk[0] muss seine Cyclone® IV E Input Delay von pin zu Internal Cells auf 1 gesetzt haben

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Möglicherweise erhalten Sie diese Warnung im Timing Analyzer bei der Implementierung des DDR2 High-Performance Controller in Cyclone® IV Geräten mit der Quartus® II Softwareversion 10.0 und früher, und wenn Ihr Design im Hybrid-Modus implementiert ist. Beispielsweise DQ-Pins auf beiden Seiten und Reihen-I/Os, und die "mem_clk" wird auf die Seiten-I/Os gesetzt, die Verzögerungskette für den Taktstift muss auf 1 gesetzt werden. Daher sehen Sie diese kritische Warnung.

Lösung

Um diese kritische Warnung zu entfernen, fügen Sie der QSF-Datei die folgende Zuweisung hinzu:

set_instance_assignment -name PAD_TO_CORE_DELAY 1 -bis mem_clk[0]

Dieses Problem wurde in der Quartus® II SoftwareVersion 10.1 behoben.

Zugehörige Produkte

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เอฟพีจีเอ Cyclone® IV E

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