Beschreibung
Möglicherweise erhalten Sie diese Warnung im Timing Analyzer bei der Implementierung des DDR2 High-Performance Controller in Cyclone® IV Geräten mit der Quartus® II Softwareversion 10.0 und früher, und wenn Ihr Design im Hybrid-Modus implementiert ist. Beispielsweise DQ-Pins auf beiden Seiten und Reihen-I/Os, und die "mem_clk" wird auf die Seiten-I/Os gesetzt, die Verzögerungskette für den Taktstift muss auf 1 gesetzt werden. Daher sehen Sie diese kritische Warnung.
Lösung
Um diese kritische Warnung zu entfernen, fügen Sie der QSF-Datei die folgende Zuweisung hinzu:
set_instance_assignment -name PAD_TO_CORE_DELAY 1 -bis mem_clk[0]
Dieses Problem wurde in der Quartus® II SoftwareVersion 10.1 behoben.