Artikel-ID: 000084855 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 02.09.2014

Kann ich DIV_CLK kritische Warnungen für die fPLL sicher ignorieren, wenn ich sie im 66:40-Verhältnis auf Stratix® V GX/GS/GT FPGA und Arria® V GZ FPGA Transceiver verwenden?

Umgebung

  • Intel® Quartus® II Software
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie mehrere Kopien der gleichen Transceiver-Instanz mit dem 66:40-Transceiver instanziieren, wird die Quartus® II Software die mehrere fPLLs nach Möglichkeit zu einer einzigen Entität zusammenführen. Zu diesem Zeitpunkt wird die Quartus II Software diese kritische Warnung zu den aus dem Design entfernten fPLLs melden.

    Lösung

    Ja, Sie können DIV_CLK kritische Warnungen, die für die fPLL gemeldet werden, sicher ignorieren, die im 66:40-Verhältnis auf Stratix® V GX/GS/GT-FPGA und Arria® V GZ FPGA Transceiver verwendet werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT

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