Artikel-ID: 000084805 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.05.2013

CPRI IP Core-Varianten, die mit dem Modus "Alle Zuordnungen" konfiguriert sind, erreichen möglicherweise keinen Timing-Abschluss

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Ihre CPRI IP Core-Variante mit dem Mapping-Modus auf All konfiguriert ist und die Zielgerätereihe und die CPRI-Leitungsrate auf eine der folgenden Kombinationen eingestellt sind, können Sie Verletzungen der Setup-Zeit im CPRI Rx MAP-Block und im CPRI Tx MAP-Block beobachten.

    Diese Timing-Verstöße wurden in den folgenden Kombinationen von Zielgerätereihe und CPRI-Leitungsrate beobachtet:

    • Arria®-V-Gerät mit CPRI-Leitungsrate 4,9152 Gbit/s
    • Arria®-V-Gerät mit CPRI-Leitungsrate 6,144 Gbit/s
    • Stratix®-V-Gerät mit CPRI-Leitungsrate 9,8304 Gbit/s
    Lösung

    Um dieses Problem zu vermeiden, konfigurieren Sie Ihren CPRI IP Core mit dem spezifischen MAP-Schnittstellenzuordnungsmodus, den Ihr Design erfordert (Basic, Advanced 1, Advanced 2 oder Advanced 3), anstatt der Einstellung All .

    Siehe jedoch einige CPRI IP Core-Varianten, die mit dem Advanced 1 Mapping-Modus konfiguriert sind, erreichen möglicherweise keinen Timing-Abschluss.

    Dieses Problem wurde in Version 12.1 der CPRI MegaCore-Funktion behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Stratix® V FPGAs
    Arria® V FPGAs und SoC FPGAs

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