Artikel-ID: 000084764 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Gibt es Änderungen am Fast PLL (FPLL) Kompensationswert in Quartus® II Version 4.0 SP1, wenn die FPLL im Stratix® EP1S40 Gerät verwendet wird?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung Ja, der Quartus® II Softwareversionen 4.0 und früher waren für Verzögerungen im Regional-Clock-Netzwerk um 400ps bei verwendung der Eck-FPLLs und um 1,99 nm bei Verwendung der seitenseitigen FPLLs für das RCLK-Netzwerk zu viel. Quartus II Version 4.0 SP1 behebt diesen Bug. Kunden, die FPLLs zum Fahren des GCLK-Netzwerks verwenden, sehen diese Überkompensation bei Verwendung von Quartus II ver 3.0 SP1 und neuer nicht.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Stratix® FPGAs

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.