Artikel-ID: 000084695 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.12.2015

Mögliche Timing-Schließungsschwierigkeit für QDR II Schnittstellen auf Arria 10 Geräten

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

QDR II-Schnittstellen auf Arria 10 Geräten kann schwierigkeiten haben, das Timing zu erreichen Schließung. Dieses Problem tritt am deutlichsten auf, wenn die Kern-zu-Peripherie und die Peripherie zu den Kernen Übertragungsansatz 333 MHz, mit PLL-VCO von weniger als 600 MHz.

Lösung

Die Problemumgehung für dieses Problem besteht darin, einen der folgenden Schritte durchzuführen:

  • Versuchen Sie, mehrere Seeds zu kompilieren.
  • Verwenden Sie einen PLL-VCO-Wert von mehr als 600 MHz.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs

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