Kritisches Problem
Beschreibung
Möglicherweise haben Sie ein Problem mit der 0-Taktfrequenz des Benutzers, wenn Sie die Arria V/Cyclone V Hard Processor Systemkomponente für jedes Arria V SoC-Gerät mit die Geschwindigkeitsstufe I3. Wenn Sie für diese Geräte die Konfiguration/HPS-zu-FPGA Benutzer: Parameter für die 0-Taktfrequenz zu 125,0 MHz generiert Qsys die Komponente mit einer höheren Taktfrequenz, und Sie sehen eine Warnung ähnlich wie folgt:
"Configuration/HPS-to-FPGA user 0 clock frequency" (desired_cfg_clk_mhz) requested 125.0 MHz, but only achieved 131.25 MHz
Wenn die resultierende Taktfrequenz größer als 125 MHz ist, können Sie den U-Boot nicht verwenden zu Konfigurieren Sie die FPGA mit der rohen Binärdatei (.rbf).
Lösung
Konfiguration /HPS-zu-FPGA Benutzer 0 Taktfrequenz auf 123 MHz einstellen oder weniger.