Artikel-ID: 000084687 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 11.09.2012

Wie kann ich csr_debugaccess und csr_burst_count Ports, die vom DDR3 SDRAM Controller generiert werden, mit UniPHY verbinden?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

In Quartus werden die Ports csr_debugaccess und csr_burst_count Ports angezeigt, die von der DDR3 SDRAM Controller IP mit UniPHY generiert werden® II SoftwareVersion 11.0, wenn Sie die CSR-Option (Configuration and Status Register) aktiviert haben. Diese Ports werden exportiert, selbst wenn sie vom CSR-Port nicht unterstützt werden.

Sie können csr_debugaccess an 0 und csr_burst_count an 1 binden.

Die Definitionen dieser beiden Signale finden Sie im Dokument Avalon Interface Specification (PDF).

Die Ports werden in der zukünftigen Version der IP entfernt.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 7 Produkte

Stratix® III FPGAs
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Stratix® IV GT
เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Stratix® V E
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Stratix® V GT

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.