Beschreibung
Dieser Fehler kann auftreten, wenn Sie auf ein Signal der unteren Ebene in Verilog HDL verweisen, indem Sie Namen gemäß IEEE Standard Verilog Hardware Description Language Abschnitt 12.4 verwenden. Die Quartus® II Software unterstützt dies außerhalb der Simulation nicht.
Lösung
Um diesen Fehler zu vermeiden, ändern Sie die Ausgabe-Port-Liste des Moduls der unteren Ebene, um das Signal direkt zu erzeugen.