Um das Problem zu umgehen, suchen und bearbeiten Sie die Qsys-generierte _hw.tcl-Datei für die Komponente in der Fehlermeldung.
Machen Sie die Signalnamen zwischen allen avalon_Streaming-Sinks und zwischen allen avalon_Streaming-Quellen einzigartig. Sie können beispielsweise allen Namen auf einer Komponente eine "1" hinzufügen.
Kommentieren Sie auch die "exp"-Schnittstelle.
Zum Beispiel:
Qsys-generierte Version:
...
Anzahl der Schnittstelle AStInput
add_interface AStInput avalon_Streaming-Sink
set_interface_property AStInput-FehlerBeschreibung ""
set_interface_property AStInput maxChannel 255
set_interface_property AStInput readyLatency 0
set_interface_property AStInput ASSOCIATED_CLOCK Taktfrequenz
set_interface_property AStInput ENABLED true
set_interface_property AStInput dataBitsPerSymbol 17
add_interface_port AStInput input_ready bereit Für Input 1
set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput sink_valid gültige Eingabe 1
set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput sink_channel kanaleingang 8
add_interface_port AStInput sink_data Dateneingabe 17
add_interface_port AStInput sink_sop startofpacket Input 1
set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput sink_eop Endofpacket-Input 1
set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR
Anzahl der Schnittstelle AStInput1
add_interface AStInput1-avalon_Streaming-Sink
set_interface_property AStInput1-FehlerBeschreibung ""
set_interface_property AStInput1 maxChannel 255
set_interface_property AStInput1 readyLatency 0
set_interface_property AStInput1-ASSOCIATED_CLOCK
set_interface_property AStInput1 ENABLED true
set_interface_property AStInput1 dataBitsPerSymbol 17
add_interface_port AStInput1-input_ready bereit für Input 1
set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput1 sink_valid gültiger Input 1
set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput1 sink_channel Kanaleingang 8
add_interface_port AStInput1-sink_data dateneingabe 17
add_interface_port AStInput1-sink_sop Startofpacket-Input 1
set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput1-sink_eop-Endofpacket-Input 1
set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR...
Anzahl Schnittstellen-Erfahrung
add_interface Exp Cond gleichzeitig
set_interface_property exp ENABLED true
Modifizierte Version:
Anzahl der Schnittstelle AStInput
add_interface AStInput avalon_Streaming-Sink
set_interface_property AStInput-FehlerBeschreibung ""
set_interface_property AStInput maxChannel 255
set_interface_property AStInput readyLatency 0
set_interface_property AStInput ASSOCIATED_CLOCK Taktfrequenz
set_interface_property AStInput ENABLED true
set_interface_property AStInput dataBitsPerSymbol 17
add_interface_port AStInput input_ready bereit Für Input 1
set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput sink_valid gültige Eingabe 1
set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput sink_channel kanaleingang 8
add_interface_port AStInput sink_data Dateneingabe 17
add_interface_port AStInput sink_sop startofpacket Input 1
set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput sink_eop Endofpacket-Input 1
set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR
Anzahl der Schnittstelle AStInput1
add_interface AStInput1-avalon_Streaming-Sink
set_interface_property AStInput1-FehlerBeschreibung ""
set_interface_property AStInput1 maxChannel 255
set_interface_property AStInput1 readyLatency 0
set_interface_property AStInput1-ASSOCIATED_CLOCK
set_interface_property AStInput1 ENABLED true
set_interface_property AStInput1 dataBitsPerSymbol 17
add_interface_port AStInput1 input1_ready ready Input 1
set_port_property Input1_ready VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput1 sink1_valid gültiger Input 1
set_port_property-Sink1_valid VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput1-Sink1_channel kanaleingang 8
add_interface_port AStInput1 Sink1_data Dateneingabe 17
add_interface_port AStInput1 sink1_sop startofpacket Input 1
set_port_property 1_sop VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput1-Sink1_eop Endofpacket-Input 1
set_port_property-Sink1_eop VHDL_TYPE STD_LOGIC_VECTOR...
Anzahl Schnittstellen-Erfahrung
Anzahl add_interface exp cond gleichzeitiges Ende
Anzahl set_interface_property exp ENABLED true
Dies wird voraussichtlich in einer zukünftigen Version der Quartus II/DSP Builder Software behoben.