Artikel-ID: 000084633 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 31.12.2013

Warum wirken sich pulsierende, edge-sensible Eingangssignale nicht auf Cyclone V-, Arria V- und Stratix V Transceiver-Geräte aus?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Beim Fahren der edge-sensiblen Signale Cyclone® V, Arria® V und Stratix® V des Transceivers, wie z. B. das rx_std_wa_patternalign signal, müssen Sie weiterhin die Mindestanforderung an die Pulsbreite erfüllen. Die minimale typische Pulsbreite ist zwei parallele Taktzyklen.

Lösung

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 8 Produkte

เอฟพีจีเอ Arria® V GX
Arria® V SX SoC-FPGA
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Arria® V GZ

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