Artikel-ID: 000084619 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 30.10.2015

Fehler (18218): Versucht, zu passen <n> IOPLL-Zusammenführung von Gruppen in <fewer n="" than=""> Standorte</fewer></n>

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn ein Design auf ein Arria® richtet, werden bei 10 Geräten sofort mehr angezeigt I/O-Phasen-Lock-Schleifen (PLLs) als die Anzahl der I/O-PLL-Ressourcen Die Quartus® Prime Software ist auf dem Gerät verfügbar und verursacht einen Fehler. Die Anzahl der in der Fehlermeldung angegebenen I/O-PLLs hängt von die Altera® IP in Ihrem Design, und diese Zahl könnte größer sein als die Anzahl der in der Analyse und Synthese aufgezeichneten I/O-PLLs Bericht.

    Die EXTERNAL Memory Interface (EMIF)-IP verwendet beispielsweise eine I/O-PLL für jede I/O-Bank, die sie benötigt. Der Verkleinerer bestimmt die tatsächliche Anzahl der I/O-PLLs, die das Design benötigt, basierend auf die Pin-out-Anforderung. Wenn die Anzahl der I/O-PLLs durch Übersteigt die Anzahl der verfügbaren I/O-PLLs auf dem Gerät, ein Fehler tritt auf.

    Weitere Beispiele für Altera-IP, die I/O-PLLs verbrauchen, umfassen Geringe Latenz mit 40 und 100 Gigabit pro Sekunde Ethernet (GbE) IP-Kern, Altera LVDS SERDES IP-Kern, Altera PHYLite IP-Kerne und SerialLite III Streaming-IP-Kern.

    Lösung

    Reduzieren Sie die Anzahl der I/O-PLLs in Ihrem Design. Altera empfiehlt die folgenden Strategien:

    • Konvertierung einiger I/O-PLL-IP-Adressen in Ihrem Design in integer-mode fractional PLL (fPLL) IP.
    • EMIF, LVDS SERDES und PHYLite sind I/O-PLL-verbrauchende Altera IP-Kerne, die zusätzliche Kerntaktfrequenzen zur Verwendung generieren können. Wenn Ihre Design enthält diese IP-Kerne, erwägen Sie die Generierung zusätzlicher Kerne Taktfrequenzen zur Reduzierung der I/O-PLL-Nachfrage. Wählen Sie im IP-Parameter-Editor die Option die Option Zusätzliche Kerntakte basierend auf bestehender PLL-Option angeben unter der Registerkarte Allgemein .
    • Ändern Sie die Pin-out-Adresse einer EMIF-IP, um weniger I/O-Banken zu verwenden. Für eine bestimmte Konfiguration, meldet der EMIF IP-Parametereditor die weniger I/O-Banken möglich. Lesen Sie dazu: Allgemeine Pin-Out-Richtlinien für Arria 10 EMIF IP-Abschnitt in Handbuch zur externen Speicherschnittstelle, Teil 2: Design Richtlinien für weitere Informationen.
    • Aktivieren Sie die TX PLL Sharing-Option in der Ethernet-IP, um dies zu ermöglichen. mehrere Ethernet-Instanzen, um einen einzigen I/O-PLL zu teilen. Zum Beispiel Wählen Sie im IP-Parametereditor mit geringer Latenz (40 und 100 GbE) die Option Verwenden aus. Externe TX MAC PLL-Option unter der Registerkarte "Main" (Hauptkarte ). Lesen Sie dazu: Externer TX MAC PLL-Abschnitt mit geringer Latenz 40- und 100-Gbit/s Ethernet MAC und PHY MegaCore Function Benutzerhandbuch für weitere Informationen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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