Kritisches Problem
Beschreibung
Wenn Sie Cadence® NC-Sim zur Durchführung verwenden eine nachträgliche VHDL-funktionelle Simulation eines Designs, das auf ein Mitglied der Stratix V-Reihe und der RAM verwendet, ein Ausarbeitungsfehler kann auftreten, wenn die Komponentendeklarationsparameter und die Architektur Parameter sind nicht in Ordnung.
Lösung
Verwenden Sie die -namemap_mixgen Option mit dem ncelab Befehl
um NC-Sim anzuweisen, die Komponentendeklarationsparameter zu entsprechen
und die Architekturparameter basierend auf Namen.