Artikel-ID: 000084595 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.02.2013

Bei der Verwendung von NC-Sim zur Durchführung nachträglicher VHDL-funktioneller Simulationen von Designs, die auf Stratix V-Geräte abzielen, können Ausarbeitungsfehler auftreten.

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie Cadence® NC-Sim zur Durchführung verwenden eine nachträgliche VHDL-funktionelle Simulation eines Designs, das auf ein Mitglied der Stratix V-Reihe und der RAM verwendet, ein Ausarbeitungsfehler kann auftreten, wenn die Komponentendeklarationsparameter und die Architektur Parameter sind nicht in Ordnung.

    Auflösung

    Verwenden Sie die -namemap_mixgen Option mit dem ncelab Befehl um NC-Sim anzuweisen, die Komponentendeklarationsparameter zu entsprechen und die Architekturparameter basierend auf Namen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

    Disclaimer/Rechtliche Hinweise

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