Kritisches Problem
Beschreibung
Der VHDL-Testbench für eine RapidIO MegaCore-Funktion x1 5.00 Gbaud-Abweichungen, die auf ein Arria V-Gerät ausgerichtet sind, können nicht simuliert werden. Der Grund dafür ist, dass der VHDL-Port-rx_errdetect die falsche Breite hat.
Lösung
Um dieses Problem zu vermeiden, nachdem Sie Ihre RapidIO MegaCore generiert haben Funktionsinstanz führen Sie die folgenden Schritte durch:
- Öffnen Sie die generierte Datei <my_rapidio_ip_core>_hookup.iv in einen Texteditor.
- Ändern Sie die Breite wie im folgenden zwei VHDL-Signal gezeigt Deklarationen:
- Speichern und schließen Sie die Datei.
wire [3:0] rx_errdetect
wire [3:0] sister_rx_errdetect
Dieses Problem wurde in Version 12.0 der RapidIO MegaCore behoben Funktion.