Artikel-ID: 000084490 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 12.08.2012

Warum wird avl_ready deassert, nachdem avl_write_req in meiner DDR3- und DDR2-SDRAM-High-Performance-Controller-II-IP bestätigt wurde?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn der Fehlerkorrekturcode (ECC) aktiviert ist, wird avl_ready De-Assert angezeigt, nachdem avl_write_req bestätigt wurde, dass die Schreiblatenz erhöht wird. Weil der Controller auf eingehende Daten warten muss (deassert ready signal) und dann entscheiden muss, ob beim Laden des Befehls lese-modify-write erforderlich ist.

    Lösung

    Dieses Verhalten tritt nicht auf, wenn ECC deaktiviert ist.

    Dieses Problem wird ab der Quartus® II Softwareversion 12.0 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 9 Produkte

    เอฟพีจีเอ Arria® II GX
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® IV E
    เอฟพีจีเอ Stratix® V E
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    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GX
    Stratix® III FPGAs

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