Artikel-ID: 000084476 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.07.2015

Warum meldet der IP-Kern mit dreifacher Geschwindigkeit keine Kollisionen korrekt, wenn er im Halbduplex-Modus arbeitet?

Umgebung

  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Der TSE-IP-Kern (Triple Speed Ethernet) kann dieEXCESS_COL (Bit 11) und LATE_COL (Bit 12) Felder der Command_Config registrieren undrx_err[5] Kollisionsfehlersignal.

    Lösung

    Dieses Problem wird voraussichtlich in einer zukünftigen Version des IP-Kerns behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 32 Produkte

    เอฟพีจีเอ Cyclone® V GT
    Cyclone® III FPGAs
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® IV GX
    เอฟพีจีเอ Cyclone® II
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Arria® V GZ
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® II GX
    Stratix® II FPGAs
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Intel® Arria® 10 GT
    เอฟพีจีเอ Arria® V GT
    Stratix® III FPGAs
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Arria® II GX
    เอฟพีจีเอ Intel® Arria® 10 GX
    เอฟพีจีเอ Arria® II GZ
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Intel® Arria® 10 GT SoC-FPGA
    เอฟพีจีเอ Arria® GX
    Cyclone® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Cyclone® IV E
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Cyclone® III LS
    เอฟพีจีเอ Stratix® IV E
    Arria® V SX SoC-FPGA

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