Artikel-ID: 000084433 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Was ist die Schieflage zwischen Taktfrequenzen, die von verschiedenen PLLs in Altera Geräten angetrieben werden?

Umgebung

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Altera® gibt nicht die Schieflage zwischen Takten an, die von verschiedenen PLLs angetrieben werden. Die Sperrzeiten können variieren und Altera kann nicht garantieren, dass verschiedene PLLs gleichzeitig die Sperre erreichen. Dies gilt auch für den Fall, dass die verschiedenen PLLs gleichzeitig zurückgesetzt werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.