Artikel-ID: 000084433 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Was ist die Schieflage zwischen Taktfrequenzen, die von verschiedenen PLLs in Altera Geräten angetrieben werden?

Umgebung

FPGA-IP (Intellectual Property, wiederverwertbares Komponentendesign)

PLL

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Beschreibung Altera® gibt nicht die Schieflage zwischen Takten an, die von verschiedenen PLLs angetrieben werden. Die Sperrzeiten können variieren und Altera kann nicht garantieren, dass verschiedene PLLs gleichzeitig die Sperre erreichen. Dies gilt auch für den Fall, dass die verschiedenen PLLs gleichzeitig zurückgesetzt werden.

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