Mit Bezug auf Altera PHYLite für Parallel interfaces, IP Core Benutzerhandbuch, Version 2015.01.28 und früher, sehen Sie möglicherweise den reservierten Wert Avalon Adress R/W[23:21] in Tabelle 11: Adresskarte ist 3'h2. Das Simulationsergebnis zeigt jedoch 3'h4, was nicht mit dem Benutzerhandbuch übereinstimmt. Das Problem ist auf den falschen Wert zurückzuführen, der im Benutzerhandbuch angegeben wird.
Simulation im Benutzerhandbuch
Avalon-Adresse [23:21] 3'h2 (falsch) 3'h4 (richtig)
Die Avalon-Adresse Lesen/Lesen [23:21] im Benutzerhandbuch wird für alle Funktionen in der Adresstabelle von 3\'h2 auf 3\'h4 aktualisiert.
Dieses Problem wird voraussichtlich in der nächsten Version von Altera PHYLite für Parallelschnittstellen IP Core Benutzerhandbuch behoben.
Tabelle 11: Adresskarte
Lesen/Lesen Avalon Adresse
Pin-Ausgabephase {id[3:0], 3\'h4,lane_addr[7:0], pin{4:0], 8\'D0}
Pin PVT kompensierte Eingabeverzögerung {id[3:0], 3\'h4,lane_addr[7:0], 4\'hC,lgc_sel[1:0], pin_off[2:0], 4\'h0}
PvT kompensierte Input-Verzögerung {id[3:0], 3\'h4,lane_addr[7:0], 4\'hC,lgc_sel[1:0], 3\'h6,4\'h0}
Aktivieren Sie die Phase {id[3:0], 3\'h4,lane_addr[7:0], 4\'hC,lgc_sel[1:0], 3\'h7,4\'h0}
Diese Option aktiviert Verzögerung {id[3:0], 3\'h4,lane_addr[7:0],4\'hC,9\'h008}
Gültige Verzögerung lesen {id[3:0], 3\'h4,lane_addr[7:0], 4\'hC,9\'h00C}
Interner VREF-Code {id[3:0], 3\'h4,lane_addr[7:0], 4\'hC,9\'h014}
{id[3:0],
3\'h4,lane_
addr[7:0], pin{4
:0],8\'D0}