Artikel-ID: 000084375 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.12.2015

Warum sehe ich einen Unterschied bei der Verzögerung von einem Taktzyklus zwischen RTL und der Gate-Level-Simulation?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Aufgrund eines Problems im Quartus® Prime Software DSP-Register, das für Geräte der V-Reihe verpackt ist, kann es sein, dass eine Taktzyklus-Verzögerungsunterschied in einem Register in der Funktionssimulation auf Gate-Ebene im Vergleich zur RTL-Funktionssimulation zu sehen ist.
    Lösung

    Um dieses Problem zu umgehen, ändern Sie entweder die Option "Auto Packed Registers" von "Auto" (Standard) auf "Aus" oder laden Sie einen Patch für die Quartus II Software Version 15.0.2 herunter.

     

    Dieses Problem wurde ab Version 15.1 Update 1 der Quartus Prime Software behoben.

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT
    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    เอฟพีจีเอ Stratix® V E
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    Cyclone® V ST SoC-FPGA
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