Artikel-ID: 000084351 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.01.2015

Gibt es ein bekanntes Problem mit der mif-Datei, die für die PLL-Neukonfiguration, für Intel® Arria® V-, Cyclone® V- und Stratix® V-Geräte generiert wurde?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ja, wenn die Altera_PLL Megawifile verwendet wird, um eine Memory Initialization File (.mif) für Arria® V-, Cyclone® V- oder Stratix® V-Geräte zu generieren, enthält die generierte Datei das falsche Feld "DATA Bandwidth".

    Lösung

    Aktualisieren Sie das Feld DATA Bandwidth auf den richtigen Wert.  Die Position des Felds wird in Tabelle 7 von 661 angezeigt: Implementierung der Fractional PLL-Neukonfiguration mit Altera PLL und Altera PLL Reconfig IP Cores. Die richtige Bandbreiteneinstellung finden Sie unter Umständen mit dem PLL-Rekonfigurationsrechner.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 14 Produkte

    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V GS
    Cyclone® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GZ
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GT

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