Artikel-ID: 000084323 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 04.03.2013

Warum sind die Ausgabetaktfrequenzen meines altera_pll doppelt so hoch wie die in der Simulation erwartete Ausgangsfrequenz?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 12.0 und neuer können Altera PLL Megafunction-Instanzen PLL-Ausgabeuhren mit der doppelten erwarteten Frequenz erzeugen, wenn sie simuliert werden.

    Hinweis: Dies ist nur ein Simulationsproblem.

     

    Lösung

    Um dieses Problem zu beheben, führen Sie die folgenden Schritte durch:

    1. Öffnen Sie das generierte Simulationsmodell in einem Texteditor _sim/.
    2. Nach dem Text suchenpll_vco_div
    3. Aktualisieren Sie den pll_vco_div Parameter auf 2 (möglicherweise fälschlicherweise festgelegt auf 1)

    Zum Beispiel:

    • Verilog: _sim/.vo

    Bevor:

    _altera_pll_altera_pll_.pll_vco_div = 1,

    Nach:

    _altera_pll_altera_pll_.pll_vco_div = 2,

    • VHDL: _sim/.vho

    Bevor:

    pll_vco_div => 1,

    Nach:

    pll_vco_div => 2,

    Dieses Problem beginnt mit der Quartus II Softwareversion 12.1.

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