Beschreibung
Diese Analyse- und Synthese-Fehlermeldung kann im UniPHY-Beispielprojekt angezeigt werden, wenn die UniPHY-Intel® FPGA IP diese Kombination von Einstellungen hat:
- PHY-Einstellungen: Jede der PLL/DLL/OCT-Sharing-Modusoptionen, die auf den Host oder Agenten eingestellt sind
- Diagnose: Auswahl des EMIF On-Chip-Debugging-Toolkits aktivieren
Das Problem ist darauf zurückzuführen, dass die Datei core_debug.sv in der .qip-Datei des Design-Beispiels zweimal aufgeführt ist.
Lösung
Die Problemumgehung besteht darin, eine der Dateien in der .qip-Datei des Design-Beispiels zu kommentieren. Zum Beispiel:
#set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [Datei join $::quartus(qip_path) "_example/submodules/_example_if0_s0_software/core_debug.sv"]
Dieses Problem wird ab Version 13.0 der Quartus® II Software behoben.