Beschreibung
Diese Warnung kann von der Cadence NC-Sim-Software mehrfach generiert werden, wenn die Stratix® V Verilog HDL-Bibliotheken für Cadence-Tools aus den Quartus® II Softwareversionen 10.1 bis 11.1 kompiliert werden.
Es ist sicher, diese Warnungen zu ignorieren.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Altera Complete Design Suite behoben.
Hinweis:
Die Stratix V Verilog HDL-Bibliotheken für Cadence-Tools befinden sich im /quartus/eda/sim_lib/cadence Verzeichnis. Weitere Informationen finden Sie unter Richtlinien für das Compiling Stratix V Libraries in der Quartus II Hilfeversion 10.1 und neuer.