Wenn Sie die Zero Delay Compensation (ZDB) in einem Stratix® III oder Stratix IV Gerät PLL verwenden, müssen Sie eine bidirektionale Pin instanziieren und diese mit dem fbmimicmicir Port der PLL verbinden. Dieser bidirektionale Stift muss auf der PLL_FB_CLKOUTp Pin für links/rechts PLLs und auf der PLL_FBp_CLKOUT1 Pin für oben/unten PLLs platziert werden.
Die Ausgabe des Zero-Delay-Puffer-Takts, der der kompensierte Ausgabe-Takt der PLL ist, muss auf dem PLL_CLKOUTn Stift für linke/rechte PLLs und auf einen der verbleibenden PLL_CLKOUT Stifte für die oberen/unteren PLLs platziert werden.
Der bidirektionale "imitierte" I/O-Pin ist immer aktiviert, aber Altera empfiehlt, dass er auf Ihrem Mainboard nicht angeschlossen ist. Wenn Sie es als sekundären Takt verwenden, hat es nicht das gleiche Phasenverhältnis mit der null Verzögerungspuffer kompensierten Taktausgabe. Verwenden Sie Timing-Simulation oder Timing-Analyse, um das Phasenverhältnis zum kompensierten Ausgangstakt zu bestimmen. Außerdem wird sich jedes Laden auf den bidirektionalen imitischen I/O-Pin auf den zeitlichen Ablauf der Puffertakt-Ausgabe ohne Verzögerung auswirken. Dadurch wird der Null-Verzögerungspuffer-Feedback-Kompensationsmodus beeinträchtigt und kann zu verschiedenen Phasenwechselergebnissen zwischen dem PLL-Quellen-Takt und dem null Verzögerungspuffer kompensierten Ausgabe-Takt führen.
Weitere Informationen zu dieser Funktion finden Sie im jeweiligen Gerätehandbuch.