Artikel-ID: 000084272 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.01.2014

Warum hat die ALTECC-Decoder-Simulation Probleme, wenn das Parity-Bit falsch ist?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Intel® FPGA IP Turbo Encoder/Decoder IP-TURBO
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    In der Quartus® II Software Version 12.1 SP1 und neuer sehen Sie bei der Ausgabe der ALTECC Decoder-Megafunktion möglicherweise Funktionsstörungen am Paritätsbit für alle Single-Bit-Fehler.

    Lösung

    Um dieses Problem zu umgehen, fügen Sie eine Pipeline-Stufe zum Decodierungsergebnis hinzu, indem Sie im ALTENCC-Assistenten die Ausgabelatenz von 1 Taktzyklus einstellen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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