sdram_CK0 Und sdram_CK1, die über einen Taktverteilerchip (U5) mit dem EP20K200 verbunden sind CLK_OUT2p Pin (Pin P5). Daher ist die APEX™ Die Phase-Locked-Schleife (PLL) des Geräts muss die SRAM-Taktsignale für alle Designs mit SDRAM im SODIMM-Sockel generieren. Der Grund für dieses Layout liegt darin, dass SDRAM feinfühlig auf Taktverzerrung reagiert und die PLL eine vollständige Steuerung der Taktfrequenz und der Phase ermöglicht.
Um Ihr Design mit SDRAM als Daten- oder Programmspeicherstandort für Ihr Nios-basiertes Design abzuschließen, verwenden Sie den MegaWistelligen® Plug-in-Manager (Tools-Menü), um ein PLL in der Quartus® II Software in der obersten Ebene Ihres Designs zu instanziieren. Wählen Sie Eine neue Megafunktions-Variation erstellen und dann ALTCLKLOCK (I/O-Menü) im Plug-In-Manager. Sie können die PLL so konfigurieren, dass sie den Eingabetakt je nach Ihren Designanforderungen multipliziert oder dividiert. Aktivieren Sie für den SDRAM-Betrieb die Ausgabe "Clock 1". Sobald die Software die PLL generiert, instanziieren Sie sie in Ihr Design und verwenden Sie die "Clock 1"-Ausgabe der PLL, um sowohl die Nios CPU-Takteingabe als auch die Ausgabe-I/O-Pin zu steuern. Der Quartus II Compiler weist den I/O-Pin auf Takt 1 automatisch dem APEX Geräte-I/O-Pin 5 (CLK_OUT2p) zu, der dann automatisch an die entsprechenden Pins im SODIMM-Anschluss eingespeist wird. Dieses Design stellt sicher, dass sich die Nios CPU- und SDRAM-Takten in einer Phase befinden. Darüber hinaus sollten Sie sicherstellen, dass nicht verwendete APEX Geräte-I/O-Pins nicht zu Boden fahren. Lesen Sie die Lösung Warum sehe ich eine Ausgabe, die am Boden feststeckt, oder ein sehr schwaches Ausgabesignal, wenn ich die Phasenregelschleife (PLL) auf meinem Exckalibrierungs-Mainboard™mit dem Nios eingebetteten Prozessor verwende? für weitere Einzelheiten zur Erstellung dieser Einstellungen.