Beschreibung
Dieser Fehler kann beim Kompilieren eines anderen VHDL-Designs angezeigt werden. Dieser Fehler tritt auf, wenn ein Bereich für eine Ausgabe oder ein Inout-Signal in einer Port-Mapping angegeben wird.
Das folgende Codesegment führt zu diesem Fehler:
U1: my_adder
PORT MAP (
f(3 downto 0) => output(3 downto 0);
Die richtige Komponenteninstanziierung ist:
U1: my_adder
PORT MAP (
f => output(3 downto 0);