Artikel-ID: 000084204 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 20.08.2012

Wie ändere ich PLL-Parameter in Altera Geräten, ohne eine neue Analyse und Synthese durchführen zu müssen, oder Ort und Route?

Umgebung

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Sie können den Ressourceneigenschaften-Editor im Chip-Editor verwenden, um die PLL-Zählereinstellungen für Cyclone- und Stratix Gerätereihen zu ändern, indem Sie die folgenden Schritte ausführen:

    1) Suchen Sie Ihre PLL entweder im Design oder in der Projekthierarchie.

    2) Klicken Sie mit der rechten Maustaste auf die PLL und wählen Sie "Im Chip-Editor suchen". Die PLL wird in der Chip-Editor-Ansicht angezeigt.

    3) Klicken Sie mit der rechten Maustaste auf die PLL im Chip-Editor und wählen Sie "Im Ressourceneigenschaften-Editor suchen" oder doppelklicken Sie im Chip-Editor auf PLL. Das Fenster Ressourceneigenschaften-Editor wird mit allen PLL-Parametern der Post-Kompilierung geöffnet.

    4) Der Abschnitt Eigenschaften/Modi enthält alle Parameter, die zur Änderung in Weiß verfügbar sind. Eigenschaften, die nicht geändert werden können, sind in Grau gehalten. Doppelklicken Sie auf einen beliebigen Parameter, den Sie ändern möchten, und geben Sie den neuen Wert in dieser Zeile ein.

    5) Nachdem Sie einen Parameter geändert haben und aus diesem Feld heraus klicken oder die Rückgabetaste drücken, werden alle von dieser Änderung betroffenen PLL-Parameter (en) im blauen Text mit dem neuen erwarteten Wert hervorgehoben.

    6) Nachdem Sie Ihre Änderungen abgeschlossen haben, speichern und überprüfen Sie die Netzliste, indem Sie in der vertikalen Toolleiste auf das Symbol "Alle Änderungen an der Netzliste überprüfen und speichern" klicken, oder wählen Sie diese Option im Menü Bearbeiten.

    7) Die PLL wird jetzt mit den neuen Algorithmen für den PLL-Betrieb überprüft. Im Nachrichtenfenster werden alle relevanten Informationen wie Warnungen oder Fehler in Bezug auf Ihre neuen PLL-Einstellungen angezeigt.

    8) Führen Sie den Assembler-Teil des Compiler-Tools aus. Dadurch werden ein neues SOF und POF für das Projekt erstellt.

    9) Führen Sie den Timing-Analyzer aus, um das gesamte Design mit den PLL-Änderungen zu überprüfen und den korrekten Betrieb mit einer Zeitgebungssimulation zu überprüfen.

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    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 34 Produkte

    Stratix® FPGAs
    Stratix® GX FPGA
    Stratix® II FPGAs
    เอฟพีจีเอ Stratix® II GX
    Stratix® III FPGAs
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® IV E
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V E
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® GX
    เอฟพีจีเอ Arria® II GX
    เอฟพีจีเอ Arria® II GZ
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    Cyclone® FPGAs
    เอฟพีจีเอ Cyclone® II
    Cyclone® III FPGAs
    เอฟพีจีเอ Cyclone® III LS
    เอฟพีจีเอ Cyclone® IV E
    เอฟพีจีเอ Cyclone® IV GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Cyclone® V E
    Cyclone® V ST SoC-FPGA
    Cyclone® V SX SoC-FPGA
    Cyclone® V SE SoC-FPGA
    HardCopy™ III ASIC-Geräte
    HardCopy™ IV GX ASIC-Geräte
    HardCopy™ IV E ASIC-Geräte

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