Artikel-ID: 000084197 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.08.2014

Warum werden ECO-Änderungen an der D3 Verzögerungskette 1 nicht korrekt umgesetzt?

Umgebung

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II-Softwareversion 14.0 und früher kann es vorkommen, dass ECO-Änderungen an der D3-Verzögerungskette 1 nicht korrekt implementiert werden. Die Änderung wird nicht wirksam, und es ist kein Unterschied in der Timing-Netzliste oder in der Hardware zu erkennen.

    Dieses Problem betrifft Arria®-V- und Cyclone®-V-Geräte.

    Lösung

    Um dieses Problem zu umgehen, verwenden Sie nicht den ECO-Flow, um die Einstellung D3-Verzögerungskette 1 zu ändern.

    Sie können den Wert der D3-Verzögerungskette 1 festlegen, indem Sie die D3_DELAY-Zuweisung verwenden und das Design neu kompilieren.

    Dieses Problem soll in einer zukünftigen Version der Quartus® II-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Arria® V FPGAs und SoC FPGAs
    Cyclone® V FPGAs und SoC FPGAs

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