Artikel-ID: 000084191 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.04.2013

Warum zeigt die q-Ausgabe meines SCFIFO falsche Werte nach dem Synchron-Clear-Signal (SCLR) während der RTL-Simulation an?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® II Software kann sich das SCFIFO-Simulationsmodell während der RTL-Simulation falsch verhalten. Nachdem das sclr-Signal geltend gemacht wurde, steuert die q-Ausgabe des SCFIFO fälschlicherweise alle 0er für SCFIFO-Megafunktionen mit registrierten Ausgängen oder alle X für SCFIFO-Megafunktion mit nicht registrierten Ausgängen.

Wie im SCFIFO und DCFIFO Megafunction User Guide (PDF) dokumentiert, sollte die q Ausgabe nach dem SCLR-Signal den letzten Wert für SCFIFO-Megafunktionen mit registrierten Ausgängen beibehalten oder das erste Datenwort für SCFIFO-Megafunktionen mit nicht registrierten Ausgängen anzeigen. Gate-Level-Simulation des SCFIFO verhält sich korrekt.

Lösung

 

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