Dieser interne Fehler kann bei der Implementierung einer DDR2 SDRAM Speicherschnittstelle oder einer DDR3 SDRAM Speicherschnittstelle mit dem Hard Memory Controller in einer Cyclone® V oder Arria® V Gerätereihe angezeigt werden. Die Quartus® II Software erwartet, dass die Takteingänge (mp_cmd_clk_0_clk, mp_rfifo_clk_0_clk und mp_wfifo_clk_0_clk) des Hard Memory Controller immer von einem Taktpuffer angetrieben werden. Sie fügt automatisch einen Taktpuffer ein, wenn diese Ports über eine Phasenregelschleife (PLL) verbunden werden. Ein interner Fehler kann auftreten, wenn diese Ports nur an externe Eingangsports angeschlossen sind.
Für dieses Problem gibt es zwei Problemumgehungen. Die erste Problemumgehung besteht darin, Taktpuffer einzulegen, um die Takteingaben des Hard Memory Controller manuell zu steuern. Die zweite Problemumgehung besteht darin, die folgenden globalen Signalzuweisungen hinzuzufügen, damit die Taktpuffer für die Eingangs-Takt-Ports automatisch eingefügt werden:
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" zu {mp_cmd_clk_0_clk Name}
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" zu {mp_rfifo_clk_0_clk Name}
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" zu {mp_wfifo_clk_0_clk Name}