Gibt es ein bekanntes Problem mit Geräten des EPCS128, wenn der Takt während eines Vorgangs abläuft oder wenn die Taktfrequenz 1 MHz oder weniger beträgt?

Ja, bei EPCS128 Geräten, die vor 2012 hergestellt wurden, mit einem 65-nm-Code gibt es ein bekanntes Problem mit geringfügiger Marginalität.

Wenn eine Taktfrequenz von weniger als 1 MHz verwendet wird und/oder wenn der Takt während eines Vorgangs für mehr als 1us angehalten wird, kann die im EPCS128 geladene Adresse möglicherweise nicht mit der angeforderten Adresse identisch sein.

Dieses Problem beeinflusst die Konfiguration eines FPGA der betroffenen EPCS128-Geräte nicht, da die Konfiguration mit Taktfrequenzen von deutlich mehr als 1 MHz betrieben wird. Dieses Problem kann nur auftreten, wenn Sie im Benutzermodus auf das EPCS128 zugreifen.

*Wenn das Verfahren 65 nm beträgt, ist der Code wi nun VS. Feste Geräte haben ein numerisches Jahr (Y) von 2, die am stärksten betroffenen Geräte haben ein Jahr numerisch (Y) < 2. Weitere Informationen zum Auffinden dieser Codes finden Sie im http://www.altera.com/literature/pcn/pcn0805.pdf für PCN0805.

Um dieses Problem auf einem betroffenen Gerät zu beheben, verwenden Sie eine Taktfrequenz > 1 MHz und halten den Takt nicht > 1us an.

Das Problem wird bei Geräten mit einem Datumscode von 2 WW behoben, wobei WW = Arbeitswoche ist.