Artikel-ID: 000084112 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.02.2006

Warum verwendet mein MAX® 9000, MAX 7000, MAX 5000 oder MAX-3000-Design zwei globale Netze, wenn eine globale Taktfrequenz positive und negative Edge-triggerte Logik speist?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung Wenn ein globaler Takt sowohl positive-edge-triggered Logik als auch Negative-Edge-triggered Logik in einem MAX Gerät antreibt, benötigt er beide globalen Taktnetze, da die globalen Taktlinien entweder invertiert oder nicht sofort invertiert sind nach dem Aufrufen eines MAX Geräts. Daher kann eine globale Taktlinie nur Makrozellen mit ihrem positiven Oder ihrem negativen (invertierten) Wert füttern, aber nicht mit beiden, es sei denn, es wird ein zweites globales Taktnetz verwendet.

Wenn ein anderes Taktsignal auf ein globales Netz im gleichen Design angewendet wird, ist der Während der Kompilierung treten folgende Fehler auf:

Error: "No fit found."
Error: "Device requires too many (3/2) global clock signals."

Eine Arbeitsumgebung besteht darin, vor der Verwendung jeder invertierten Zelle eine Logikzellen einzufügen Uhr. Dies führt zu einem nicht-globalen Routing Ihrer Taktsignale, wird aber lassen Sie es dem Taktgeber zu, die entsprechenden Makrozellen mit dem entsprechenden Edge anzusteuern Auslösen.

Globale Taktlinien in einem APEX oder FLEX® Das Gerät wird auf LAB-by-LAB-Basis (Logic Array Block) invertiert.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® programmierbare Geräte

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.