Wenn Sie den ALTDQ_DQS2-Block in einem Stratix® V-Gerät entwerfen, tritt möglicherweise der folgende Fehler auf, wenn Sie das Design synthesen:
Fehler (129001): Eingabe-Port DQSDISABLEN auf atom "|hierarchy|dqs_delay_chain", ein stratixv_dqs_delay_chain primitives, ist rechtlich nicht angeschlossen und/oder konfiguriert
Es gibt ein bekanntes Problem, das erfordert, dass die DQSDISABLEN - und DQSENABLEN-Ports mit dem gleichen internen Signal verbunden sind. Andernfalls erhalten Sie den Synthesefehler.
Verbinden Sie in der altdq_dqs2_stratixv.sv-Datei dqsdisablen und dqsenablen mit dem internen Signal , das dqs_enable_int , indem Sie die beiden Zeilen wie folgt ändern:
Zeilen 967 und 968 ändern:
.dqsenable (dqs_enable_int),
.dqsdisablen (dqs_disable_int),
An
.dqsenable (dqs_enable_int),
.dqsdisablen (dqs_enable_int),
Ändern Sie auf ähnliche Weise die Zeilen 1117 und 1.118:
.dqsenable (dqsn_enable_int),
.dqsdisablen (dqsn_disable_int),
An
.dqsenable (dqsn_enable_int),
.dqsdisablen (dqsn_enable_int),
Dieses Problem wird ab der Quartus® II Softwareversion 12.0 behoben.